2020.1 Vitis™ - アルゴリズムアクセラレーション

このセクションで必要なもの: ./cpu_src の CPU バージョンのアルゴリズムを実行する導入リファレンスモジュール 1 つ、./docs ディレクトリの Alveo U50 モジュール 4 つ、各モジュールのローカル readme ファイルの手順

はじめに — CPU 実行: アルゴリズムの C++ インプリメンテーション
- C++ の非アクセラレーションバージョンの Cholesky アルゴリズムを実行
モジュール 1: デザインを設定し、パフォーマンスのベースラインを確立
- ザイリンクスデバイスにインプリメントされたカーネルへの接続に役立つホスト OpenCL API を理解
- ソフトウェアレベル (sw_emu) およびハードウェアレベル (hw_emu) 両方でエミュレーションを使用して結果を確認
- Vitis アナライザーでタイムライントレースを視覚化して、パフォーマンスを評価
- Vitis HLS を起動して、カーネルの最適化を確認
モジュール 2: このバージョンのコードで明示的に PIPELINE および INTERFACE 指示子を適用
- これらのプラグマとそのデザインへの影響について説明
モジュール 3: double 型のデータ型を float に変更
- ハードウェアエミュレーションを実行してから、Vitis アナライザーおよび Vitis HLS を実行
- デザインをインプリメントするのに必要な物理リソースおよびパフォーマンスへの影響を確認
モジュール 4: double に戻し、タスク並列処理プラグマで結果を向上
- タスク並列処理最適化の DATAFLOW プラグマをイネーブルにするようにコードを変更
- Vitis アナライザーを使用してパフォーマンスの向上を評価
- Vitis HLS を使用して、dataflow で作成された新しいマイクロアーキテクチャを確認
- バイナリ (xclbin) を生成して、カードをプログラムして実際のパフォーマンスを測定
^{Copyright© 2020 Xilinx}

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^{この資料は 2021 年 2 月 8 日時点の表記バージョンの英語版を翻訳したもので、内容に相違が生じる場合には原文を優先します。資料によっては英語版の更新に対応していないものがあります。
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