| チュートリアル | 内容 |
| RTL カーネル入門 |
Vitis コア開発キットを使用して RTL カーネルを FPGA にプログラムし、一般的な開発フローでハードウェア エミュレーションをビルドする方法を説明します。 |
| C と RTL の混合 |
RTL および C カーネルを含むアプリケーションと、さまざまなデザイン解析機能を使用する方法を示します。 |
| データフローのデバッグおよび最適化 |
このチュートリアルでは、Vitis HLS でデータフローをデバッグおよび最適化する方法を示します。 |
複数 DDR バンクの使用 |
複数の DDR を使用してカーネルとグローバル メモリ間のデータ転送を向上する方法を説明します。 |
| 複数の計算ユニットの使用 |
FPGA のカーネル インスタンス数を増加する柔軟なカーネル リンク プロセスを使用して、統合したホスト カーネル システムの並列処理を改善する方法を説明します。 |
| Vivado インプリメンテーションの制御 |
プロジェクトをインプリメントする際に Vivado® ツール フローを制御する方法を説明します。 |
| HBM のための最適化 |
このチュートリアルでは、HBM をサポートするプラットフォームで HBM を最大限に活用する方法について説明します。 |
| ホスト メモリ アクセス |
カーネルが直接バッファー ホスト メモリにアクセスする方法をデモします。この機能には互換性のあるプラットフォームが必要です。 |
