Vitis™ ハードウェア アクセラレーションの入門チュートリアル

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Vitis ハードウェア アクセラレーションの入門

バージョン: Vitis 2021.2

ザイリンクス FPGA および Versal ACAP デバイスは、高パフォーマンスでワークロードの大きいアルゴリズムのレイテンシの短いアクセラレーションに適しています。ムーアの法則の限界が指摘されるなか、機能性、消費電力、レイテンシ、柔軟性の最適なバランスを求める開発者は、デザイン特化アーキテクチャ (DSA) をツールとして選択するようになってきています。それでも、ソフトウェアのバックグラウンドしかない開発者にとっては、FPGA および ACAP の開発は非常に困難であるように思われるかもしれません。

この資料およびチュートリアルでは、ザイリンクス テクノロジを使用したアプリケーションのアクセラレーション方法をわかりやすく紹介します。まず、アクセラレーションの基礎から開始し、基本的なアーキテクチャ上の手法、アクセラレーションに適したコードの特定、メモリの管理およびターゲット デバイスとの通信を最適に実行するためのソフトウェア API の使用について説明します。

この資料はソフトウェア開発者を対象としており、ハードウェア開発者向けガイドではありません。RTL コード記述、下位 FPGA アーキテクチャ、高位合成最適化などのトピックは、ザイリンクスから提供されているほかの資料を参照してください。この資料の目的は、ユーザーが Vitis の使用方法を短期間で習得し、アクセラレーションの目標を達成できるよう、ザイリンクス デバイスに関する知識を深め、使いこなせるようになってもらうことです。

提供されているデザイン ファイル

このディレクトリ ツリーには、2 つの資料コレクションと design_source というディレクトリがあります。 design_source ディレクトリには、このチュートリアルで使用するすべてのデザイン ファイル (ハードウェアおよびソフトウェア) が含まれています。アプリケーション例は、このガイドの特定のセクションに対応しています。 コード例は、できる限り簡潔に、ポイントをつかみやすいものにしています。

目次

このチュートリアルは、複数のサンプル デザインに分かれています。各デザインはその前のものに基づいているので、初めての場合は、チュートリアルを最初から順に進めることをお勧めします。

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