Vitis™ ハードウェア アクセラレーション チュートリアル xilinx.com の Vitis™ 開発環境を参照

セクション 3: アルゴリズムのアクセラレーション

このセクション: ./cpu_src の CPU バージョンのアルゴリズムを実行する導入リファレンス モジュール 1 つ、./docs ディレクトリの Alveo U50 モジュール 4 つ、各モジュールのローカル readme ファイルの手順

• はじめに — CPU 実行: アルゴリズムの C++ インプリメンテーション

  • C++ の非アクセラレーション バージョンの Cholesky アルゴリズムを実行

• モジュール 1: デザインを設定し、パフォーマンスのベースラインを確立

  • ザイリンクス デバイスにインプリメントされたカーネルへの接続に役立つホスト OpenCL API を理解

  • ソフトウェア レベル (sw_emu) およびハードウェア レベル (hw_emu) 両方でエミュレーションを使用して結果を確認

  • Vitis アナライザーでタイムライン トレースを視覚化して、パフォーマンスを評価

  • Vitis HLS を起動して、カーネルの最適化を確認

• モジュール 2: このバージョンのコードで明示的に PIPELINE および INTERFACE 指示子を適用

  • これらのプラグマとそのデザインへの影響について説明

• モジュール 3: double データ型を float に変更

  • ハードウェア エミュレーションを実行してから、Vitis アナライザーおよび Vitis HLS を実行

  • デザインをインプリメントするのに必要な物理リソースおよびパフォーマンスへの影響を確認

• モジュール 4: double に戻し、タスク並列処理プラグマで結果を向上

  • タスク並列処理最適化の DATAFLOW プラグマをイネーブルにするようにコードを変更

  • Vitis アナライザーを使用してパフォーマンスの向上を評価

  • Vitis HLS を使用して、dataflow で作成された新しいマイクロ アーキテクチャを確認

  • バイナリ (xclbin) を生成して、カードをプログラムして実際のパフォーマンスを測定

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