Vitis ハードウェアアクセラレーション¶

最適化されたアクセラレーションアプリケーションを開発する手法には、アプリケーションのアーキテクチャとハードウェアカーネルの開発の 2 つの段階があります。最初の段階では、どのソフトウェア関数を FPGA カーネルでアクセラレーションするか、どれくらいの並列処理が達成可能か、どのようにコード記述するかなど、アプリケーションアーキテクチャに関する重要事項を決定します。第 2 段階では、ソースコードを構築し、必要なコンパイラオプションとプラグマを適用して、最適なパフォーマンスターゲットを達成するのに必要なカーネルアーキテクチャを作成して、カーネルをインプリメントします。次の例では、この方法を実際のアプリケーションで使用します。

入門チュートリアル

チュートリアル

内容

Vitis ハードウェアアクセラレーションの概要

このチュートリアルでは、ザイリンクステクノロジを使用したアプリケーションのアクセラレーション方法をわかりやすく紹介します。まず、アクセラレーションの基礎から開始し、基本的なアーキテクチャ上の手法、アクセラレーションに適したコードの特定、メモリの管理およびターゲットデバイスとの通信を最適に実行するためのソフトウェア API の使用について説明します。

設計チュートリアル¶

チュートリアル	内容
ブルームフィルターの例	カーネルとホストコードの最適化手法を組み合わせて、データ解析アプリケーションで 10 倍のスピードアップを達成する方法を説明します。
たたみ込みの例	ビデオストリームのリアルタイム処理に使用される 2D たたみ込みを解析および最適化するプロセスについて説明します。
RTL システム統合の例	フリーランニング RTL カーネル、Vitis ライブラリ関数、カスタム Vitis HLS カーネルを実際のシステムに統合する方法を示します。
巡回セールスパーソン問題	アルゴリズムモデルからハードウェアに HLS カーネルをインプリメントするフロー全体をデモします。
ボトム RTL カーネルのデザインフローの例	このチュートリアルでは、GUI 環境を使用せずにバッチモードで、複雑な RTL カーネルを最初から開発する方法を示します。
コレスキーアルゴリズムアクセラレーション	FPGA アクセラレーションの概念を説明し、Cholesky マトリックス分解アルゴリズムをインプリメントするハードウェアアクセラレータを徐々に最適化する方法を示します。
XRT ホストコードの最適化	CPU ホストコードを最適化して、ハードウェアアクセラレータとランタイムソフトウェアの相互関係を最大限に活用する方法を説明します。
Alveo での Aurora IP の使用	Vitis フローを使用して Alveo カード上のユーザーデザインに Aurora IP を統合して、高速カード間通信を実現する方法を示します。

機能チュートリアル¶

チュートリアル	内容
RTL カーネル入門	Vitis コア開発キットを使用して RTL カーネルを FPGA にプログラムし、一般的な開発フローでハードウェアエミュレーションをビルドする方法を説明します。
C と RTL の混合	RTL および C カーネルを含むアプリケーションと、さまざまなデザイン解析機能を使用する方法を示します。
データフローのデバッグおよび最適化	このチュートリアルでは、Vitis HLS でデータフローをデバッグおよび最適化する方法を示します。
複数 DDR バンクの使用	複数の DDR を使用してカーネルとグローバルメモリ間のデータ転送を向上する方法を説明します。
複数の計算ユニットの使用	FPGA のカーネルインスタンス数を増加する柔軟なカーネルリンクプロセスを使用して、統合したホストカーネルシステムの並列処理を改善する方法を説明します。
Vivado インプリメンテーションの制御	プロジェクトをインプリメントする際に Vivado® ツールフローを制御する方法を説明します。
HBM のための最適化	このチュートリアルでは、HBM をサポートするプラットフォームで HBM を最大限に活用する方法について説明します。
ホストメモリアクセス	カーネルが直接バッファーホストメモリにアクセスする方法をデモします。この機能には互換性のあるプラットフォームが必要です。
Alveo での GT カーネルとイーサネット IP の使用	このチュートリアルでは、生成されたイーサネット IP を持つネットワーク GT カーネルを使用し、Vitis フローを使用して Alveo カードにインプリメントする方法を示します。